Using VHDL simulator to estimate logic path delays in combinational and embedded sequential circuits

Sokolovic, Miljana; Litovski, Vanco B

Резултати

еНаука > Резултати > Using VHDL simulator to estimate logic path delays in combinational and embedded sequential circuits

Назив:	Using VHDL simulator to estimate logic path delays in combinational and embedded sequential circuits
Аутори:	Sokolovic, Miljana; Litovski, Vanco B
Година:	2005
Публикација:	Eurocon 2005: The International Conference on Computer as a Tool, Vol 1 and 2 , Proceedings
Тип резултата:	Конференцијски рад
Колација:	str. 1683-1686
WoS-ID:	000237248900421
URI:	https://enauka.gov.rs/handle/123456789/808296
Извор метаподатака:	(Preuzeto iz Nasi u WoS)
М-категорија:	Мп категорија ће бити приказана накнадно.

2
WEB OF SCIENCE^TM

Пронађи DOI

Проналажење DOI у сервису CrossRef-у на основу мета-података у запису. Приказаће се DOI (и метаподаци) чији се подаци највише поклапају. ОПРЕЗ - то не мора бити та публикација.

Google Scholar^TM

Резултати на еНаука су заштићени ауторским правима и сва права су задржана, осим ако није другачије назначено.