Using VHDL simulator to estimate logic path delays in combinational and embedded sequential circuits

Sokolovic, Miljana; Litovski, Vanco B

Rezultati

eNauka > Rezultati > Using VHDL simulator to estimate logic path delays in combinational and embedded sequential circuits

Naziv:	Using VHDL simulator to estimate logic path delays in combinational and embedded sequential circuits
Autori:	Sokolovic, Miljana; Litovski, Vanco B
Godina:	2005
Publikacija:	Eurocon 2005: The International Conference on Computer as a Tool, Vol 1 and 2 , Proceedings
Tip rezultata:	Konferencijski rad
Kolacija:	str. 1683-1686
WoS-ID:	000237248900421
URI:	https://enauka.gov.rs/handle/123456789/808296
Izvor metapodataka:	(Preuzeto iz Nasi u WoS)
M-kategorija:	Mp kategorija će biti prikazana naknadno.

2
WEB OF SCIENCE^TM

Pronađi DOI

Pronalaženje DOI u servisu CrossRef-u na osnovu meta-podataka u zapisu. Prikazaće se DOI (i metapodaci) čiji se podaci najviše poklapaju. OPREZ - to ne mora biti ta publikacija.

Google Scholar^TM

Rezultati na eNauka su zaštićeni autorskim pravima i sva prava su zadržana, osim ako nije drugačije naznačeno.