Using VHDL simulator to estimate logic path delays in combinational and embedded sequential circuits

Sokolovic, Miljana; Litovski, Vanco B

Резултати

еНаука > Резултати > Using VHDL simulator to estimate logic path delays in combinational and embedded sequential circuits

Naziv:	Using VHDL simulator to estimate logic path delays in combinational and embedded sequential circuits
Autori:	Sokolovic, Miljana; Litovski, Vanco B
Godina:	2005
Publikacija:	Eurocon 2005: The International Conference on Computer as a Tool, Vol 1 and 2 , Proceedings
Tip rezultata:	Konferencijski rad
Kolacija:	str. 1683-1686
WoS-ID:	000237248900421
URI:	https://enauka.gov.rs/handle/123456789/808296
Izvor metapodataka:	(Preuzeto iz Nasi u WoS)
M-kategorija:	Mp kategorija će biti prikazana naknadno.

2
WEB OF SCIENCE^TM

Пронађи DOI

Проналажење DOI у сервису CrossRef-у на основу мета-података у запису. Приказаће се DOI (и метаподаци) чији се подаци највише поклапају. ОПРЕЗ - то не мора бити та публикација.

Google Scholar^TM

Резултати на еНаука су заштићени ауторским правима и сва права су задржана, осим ако није другачије назначено.