An Efficient FPGA Implementation Of Floating Point Addition

Pesic, Djordje; Ratkovic, Ivan

Results

eNauka > Rezultati > An Efficient FPGA Implementation Of Floating Point Addition

Naziv:	An Efficient FPGA Implementation Of Floating Point Addition
Autori:	Pesic, Djordje; Ratkovic, Ivan
Godina:	2015
Publikacija:	2015 23RD TELECOMMUNICATIONS FORUM TELFOR (TELFOR)
Tip rezultata:	Konferencijski rad
Kolacija:	str. 685-688
WoS-ID:	000380397000154
URI:	https://enauka.gov.rs/handle/123456789/809232
Izvor metapodataka:	(Preuzeto iz Nasi u WoS)
M-kategorija:	Mp kategorija će biti prikazana naknadno.

1
WEB OF SCIENCE^TM

Pronađi DOI

Pronalaženje DOI u servisu CrossRef-u na osnovu meta-podataka u zapisu. Prikazaće se DOI (i metapodaci) čiji se podaci najviše poklapaju. OPREZ - to ne mora biti ta publikacija.

Google Scholar^TM

Rezultati na eNauka su zaštićeni autorskim pravima i sva prava su zadržana, osim ako nije drugačije naznačeno.