Резултати
| Назив: | Synthesizable SystemVerilog Assertions as a Methodology for SoC Verification | Аутори: | Kastelan, Ivan   ; Krajacevic, Zoran |
Година: | 2009 | Публикација: | Eastern European Conference on the Engineering of Computer Based Systems (1; 2009; Novi Sad) | Издавач: | IEEE | Тип резултата: | Конференцијски рад | Колација: | str. 120-127 | DOI: | 10.1109/ECBS-EERC.2009.19 | WoS-ID: | 000274849200017 | Scopus-ID: | 2-s2.0-74349092267 | URI: | https://enauka.gov.rs/handle/123456789/819996 | Извор метаподатака: | (Preuzeto iz Nasi u WoS) | М-категорија: | Мп категорија ће бити приказана накнадно. |
Резултати на еНаука су заштићени ауторским правима и сва права су задржана, осим ако није другачије назначено.