Резултати

eNauka >  Rezultati >  Synthesizable SystemVerilog Assertions as a Methodology for SoC Verification
Naziv: Synthesizable SystemVerilog Assertions as a Methodology for SoC Verification
Autori: Kastelan, Ivan  ; Krajacevic, Zoran
Godina: 2009
Publikacija: Eastern European Conference on the Engineering of Computer Based Systems (1; 2009; Novi Sad)
Izdavač: IEEE
Tip rezultata: Konferencijski rad
Kolacija: str. 120-127
DOI: 10.1109/ECBS-EERC.2009.19
WoS-ID: 000274849200017
Scopus-ID: 2-s2.0-74349092267
URI: https://enauka.gov.rs/handle/123456789/819996
Izvor metapodataka: (Preuzeto iz Nasi u WoS)
M-kategorija: 
Mp kategorija će biti prikazana naknadno.

8
SCOPUSTM
3
OpenCitations
3
WEB OF SCIENCETM
Алт метрика
Dimensions
Unpaywall

Google ScholarTM

Резултати на еНаука су заштићени ауторским правима и сва права су задржана, осим ако није другачије назначено.